RFDAC cuádruple de 12 GSPS y 16 bits MxFE® serie AD9082

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            RFDAC cuádruple de 12 GSPS y 16 bits MxFE® serie AD9082
  
                    El modo de derivación de AD9082 de ADI permite la capacidad de ancho de banda completa de los núcleos ADC y/o DA para omitir las rutas de datos DSP.

Imagen de RFDAC cuádruple de 16 bits MxFE® de 12GSPS serie AD9082 de Analog Devices El MxFE AD9082 de ADI integra núcleos convertidores de datos de RF de 28 nm, por lo que admite la recepción y transmisión multicanal. El núcleo DAC AD9172 se utiliza para admitir un máximo de cuatro canales Tx. El núcleo ADC de baja potencia AD9213 tiene un soporte de ruta de observación 6 GSPS de 2 canales o un soporte de ruta de recepción 4 GSPS de 4 canales. El rendimiento del convertidor de datos puede admitir muestreo de RF directo y síntesis de RF hasta 4,2 GHz, ofreciendo así una operación de conversión de banda ancha alternativa para 4G y 5G por debajo de 6 GHz. El aspecto de la reconfigurabilidad puede soportar el concepto de plataforma de radio común y configuraciones multibanda.

Características

Diseño de plataforma común de radio reconfigurable flexible

4D2A (DAC 4 × 3 GSPS a 12 GSPS y ADC 2 × 3 GSPS a 6 GSPS)
4D1A (DAC 4 × 3 GSPS a 12 GSPS y ADC 1 × 3 GSPS a 6 GSPS)
Entrada/salida RF DAC/RF ADC -3 dB de ancho de banda de 5,2 GHz y 7,5 GHz
Ancho de banda del canal de transmisión/recepción de hasta 1,6 GHz/3 GHz (4T2R)
Ancho de banda de canal de transmisión/recepción de hasta 2,4 GHz/3 GHz (2T2R)
PLL en chip (6 GHz a 12 GHz) con sincronización multichip; reloj de salida proporcionado

Opción de entrada RFCLK externa

Objetivo de rendimiento de CA

Condiciones de prueba de ADC (6 GSPS, -1 dBFS, fIN <1,4 GHz)

NSD = -154 dBFS/Hz; HD2 < -70 dBc; HD3 < -70 dBc; SFDR (excluyendo HD2, HD3) <-78 dBc; IL < -75 dBc

Condiciones de prueba DAC (6 GSPS, -7 dBFS, 1,8 GHz)

NSD = -158 dBFS/Hz; SFDR < -74 dBc

Funciones digitales versátiles

Admite datos digitales reales o complejos (8 bits, 12 bits o 16 bits)
DDC/DUC configurable

8 DUC complejos finos y 4 DUC complejos gruesos
8 DDC complejos finos y 4 DDC complejos gruesos
2 NCO independientes por DUC/DDC
Opción para omitir DUC/DDC fino y grueso

Filtro FIR programable de 192 tomas

Características auxiliares

Saltos de frecuencia rápidos
Modo de bucle invertido digital de baja latencia (ADC a DAC)
Controlador de reloj ADC con relaciones de división seleccionables
Circuito de protección PA descendente
Sensor de temperatura en chip
Pines GPIO flexibles
Controlador de reloj ADC con relaciones de división seleccionables
Circuito de protección descendente del amplificador de potencia
Sensor de temperatura en chip
Pines GPIO programables
Opción de ahorro de energía TDD

Interfaz Serdes JESD204B/JESD204C, 16 carriles hasta 24,75 Gbps

8 carriles de recepción para RF DAC
8 líneas de transmisión para RF AD
204B compatible con la velocidad de carril máxima de 15,5 Gbps
204C compatible con la velocidad de carril máxima de 24,75 Gbps
204C compatible con la velocidad de carril máxima de 24,75 Gbps
Modo de repetición de muestra/bit para igualar la velocidad de la línea de recepción