Simplificación de la estabilidad de frecuencia para diseños de convertidores de datos y 5G de alta velocidad

La fuente de frecuencia suele ser el cuello de botella oculto en los diseños de convertidores de datos de alta velocidad y de radio 5G. A medida que aumentan las velocidades de transmisión de datos y el 5G se adentra en bandas de frecuencia más altas, las exigencias de rendimiento se vuelven mucho más difíciles de cumplir. La lista de requisitos sigue creciendo, a menudo en direcciones que entran en conflicto con los objetivos de rendimiento.

Como los cimientos de un edificio, si la fuente de frecuencia se desplaza, todo lo que se construye encima se ve comprometido. El reloj u oscilador local de control de tensión (VCO) es esa base y cualquier inestabilidad allí se propaga por todo el sistema, donde ninguna cantidad de diseño cuidadoso en otro lugar puede arreglarlo.

En el corazón de todo sintetizador de frecuencia hay un bucle de bloqueo de fase, o PLL. El PLL es el mecanismo que bloquea la frecuencia de salida a una referencia precisa y la mantiene ahí. Es lo que separa una fuente de frecuencia estable y controlable de un oscilador que deriva.

Las aplicaciones modernas como las radios, los radares, las antenas en fase, los equipos de prueba multibanda y las infraestructuras inalámbricas saltan constantemente de una frecuencia a otra para evitar interferencias, soportar múltiples canales o dirigir los haces electrónicamente. Cada vez que un sistema cambia de frecuencia, su PLL debe volver a bloquearse. Hasta que eso ocurra, la señal es inestable y esencialmente inutilizable. Ese tiempo de rebloqueo afecta directamente a la rapidez de respuesta global del producto.

Un convertidor de datos funciona midiendo una señal entrante a intervalos precisos y regulares, a menudo millones de veces por segundo. El reloj determina cuándo se realiza cada medición. Cualquier incertidumbre temporal en ese reloj, conocida como fluctuación, significa que las mediciones se toman en el momento equivocado, introduciendo errores que parecen ruido en la salida. Cuanto más rápida sea la señal, peor será el efecto.

En las radios 5G el mismo problema aparece de forma diferente. El oscilador local coloca la señal de la radio con precisión en la frecuencia correcta. El ruido de fase en la fuente de reloj se traduce en fluctuación de muestreo, que limita directamente la relación señal-ruido (SNR) del convertidor y, en última instancia, contribuye a las métricas a nivel de sistema, como la magnitud del vector de error (EVM).

En ambos casos, el resultado es el mismo: la incertidumbre en la fuente de frecuencia introduce errores que no pueden corregirse aguas abajo. Un convertidor especificado para un rendimiento dinámico excepcional sólo puede alcanzar sus cifras objetivo si el reloj que lo impulsa es igualmente preciso.

En la práctica, el ruido de fase del sintetizador determina cuánta incertidumbre de sincronización se acumula en la señal de reloj -expresada como fluctuación RMS, una cifra única que representa la magnitud media de esos errores de sincronización- y, por tanto, cuánto del presupuesto de ruido y distorsión del convertidor se consume antes incluso de que la señal sea digitalizada.

Consideraciones sobre el diseño

Al diseñar convertidores de datos de alta velocidad y aplicaciones 5G, es importante tener en cuenta las compensaciones que pueden afectar al rendimiento:

• El ruido de fase determina el ruido de fondo, fijando el techo del rango dinámico para la mejor claridad de señal que se pueda conseguir, independientemente de lo bueno que sea todo lo demás. En una radio 5G, determina si el esquema de modulación es incluso descodificable en el receptor.
• La gama de frecuencias determina la flexibilidad. Un sintetizador que cubra la banda objetivo sin multiplicación ni división externas simplifica el diseño, reduce el número de componentes y elimina el ruido y la complejidad que introducen esas etapas adicionales.
• El tiempo de bloqueo determina la rapidez con la que el sistema puede cambiar de canal o responder a condiciones dinámicas, algo crítico en las aplicaciones de salto de frecuencia y direccionamiento de haces.

Un PLL bloquea una frecuencia comparando continuamente su salida con una referencia y realizando correcciones. Este proceso de corrección se rige por un bucle de realimentación y, como cualquier bucle de realimentación, tarda en asentarse, ya que el bucle debe detectar el error, responder a él y estabilizarse antes de que la salida sea utilizable.

En los diseños tradicionales, el mismo ancho de banda del bucle que determina la rapidez de respuesta del PLL también afecta directamente al rendimiento del ruido de fase. Ampliar el bucle para bloquear más rápido empeora el ruido de fase. Estrechar el bucle para mejorar el ruido de fase repercute negativamente en el tiempo de bloqueo. Este compromiso fundamental significaba que los diseñadores tenían que elegir qué era más importante para su aplicación y vivir con las consecuencias de esa elección.

La última generación de sintetizadores fraccional-N integrados aborda directamente estas compensaciones. Mientras que las soluciones anteriores obligaban a los diseñadores a elegir entre el rendimiento del ruido de fase y el nivel de integración, los dispositivos más recientes combinan un ruido de fase ultrabajo con una amplia cobertura de frecuencias, tiempos de bloqueo rápidos y un tamaño compacto, consolidando en una única solución lo que antes requería múltiples componentes discretos.

Para la sincronización del convertidor de datos, esto significa que el ruido de fondo de la fuente de frecuencia ya no es el factor limitante del rango dinámico del sistema. Para los diseños de radio 5G, significa que alcanzar los exigentes objetivos de magnitud del vector de error se convierte en un problema de la fuente de frecuencia que ya se ha resuelto, en lugar de un problema que hay que solucionar mediante ingeniería.

Los sistemas de radiofrecuencia modernos suelen generar relojes de muestreo y osciladores locales utilizando sintetizadores PLL fraccionales-N. Aunque estas arquitecturas permiten una resolución de frecuencia extremadamente fina, la modulación de la relación del divisor introduce ruido de cuantización y espolones fraccionarios que contribuyen al perfil general de ruido de fase. El ruido de un amplificador o de un filtro afecta a la señal, pero el ruido de la fuente de frecuencia corrompe la referencia, y una mala referencia socava todos los bloques que dependen de ella.

El VCO en chip simplifica el diseño de la placa

La síntesis de frecuencias de banda ancha ha significado tradicionalmente ensamblar una cadena de señales a partir de componentes discretos: VCO externo, PLL, búferes y los quebraderos de cabeza de diseño que conllevan. Analog Devices, Inc. (ADI) simplifica el diseño de la placa con soluciones que integran el VCO en el chip, colapsando esa cadena en un único dispositivo con calibración rápida para el salto de frecuencia, sin sacrificar el ruido de fase y el rendimiento de fluctuación que necesitan los diseños de radio 5G y convertidores de datos de alta velocidad.

El cambio de frecuencia no es instantáneo. Cuando un PLL recibe la orden de pasar a una nueva frecuencia, pasa por tres etapas distintas antes de que la salida sea utilizable. Inicialmente, recibe la orden de cambiar. Posteriormente, busca internamente los ajustes adecuados para generar la frecuencia deseada; esta fase de búsqueda es la parte más lenta, ya que suele tardar entre 100 y 250 microsegundos en un dispositivo moderno de banda ancha. Por último, se estabiliza, asegurando que la salida sea lo suficientemente limpia para su uso.

La familia ADF4382 de ADI ataca directamente el lento paso intermedio. En lugar de realizar una nueva búsqueda cada vez que se solicita un cambio de frecuencia, para un calibrado rápido utiliza una tabla de consulta en chip con 32 ajustes precalculados en puntos conocidos de toda su gama de frecuencias. Cuando se solicita una nueva frecuencia, encuentra los dos puntos almacenados más cercanos e interpola entre ellos para llegar a los ajustes correctos casi al instante. Esto reduce el tiempo total de bloqueo a menos de 10 microsegundos y hasta 2 microsegundos.

Tres dispositivos presentan un VCO con dos núcleos y 512 bandas superpuestas. También comparten la misma figura de mérito (-239 dBc/Hz), el mismo rendimiento de fluctuación ultrabaja y la misma capacidad de calibración rápida. Lo que las diferencia es la cobertura de frecuencias:

• El ADF4382 (figura 1) cubre de 687.5 MHz a 22 GHz en la salida, lo que lo convierte en el miembro de mayor alcance de la familia y en el punto de partida natural para los diseños de radio 5G con ondas milimétricas y otras aplicaciones como los radares de banda ancha y los instrumentos de prueba que necesitan operar en el extremo superior de la gama de frecuencias.

Figura 1: Esquema que ilustra la arquitectura funcional del ADF4382, con un VCO de alta frecuencia integrado que opera de 11 GHz a 22 GHz. Un divisor de salida de RF interno proporciona frecuencias de salida seleccionables (÷1/2/4/8/16) mientras que los búferes de salida de RF diferencial entregan la señal final. (Fuente de la imagen: Analog Devices, Inc.)

• El ADF4382A (figura 2) se recomienda para la sincronización de convertidores de datos de alto rendimiento, cubriendo de 2.87 GHz a 21 GHz en la salida, con alineación automática de su salida con el flanco de referencia de entrada a través de múltiples salidas. Esto permite diseños que utilizan múltiples convertidores sincronizados desde la misma fuente con relaciones de temporización coherentes.

Figura 2: El ADF4382A está optimizado para aplicaciones de reloj exigentes en sistemas de convertidores de datos de alta velocidad. (Fuente de la imagen: Analog Devices, Inc.)

• El ADF4383 (figura 3) amplía la cobertura hacia abajo en relación con el ADF4382, ampliando la aplicabilidad a diseños que operan en bandas de frecuencia más bajas, al tiempo que conserva toda la arquitectura de rendimiento de la familia, incluida la calibración rápida y la misma figura de mérito. Desplaza el rango del VCO ligeramente hacia abajo, de 10 GHz a 20 GHz, lo que permite frecuencias de salida de hasta 625 MHz con divisores internos. Ofrece un rendimiento de ruido de fase mejorado, lo que lo hace muy adecuado para sistemas que requieren relojes de microondas y osciladores locales excepcionalmente limpios.

Figura 3: El ADF4383 amplía la cobertura a bandas de microondas más bajas al tiempo que ofrece una generación de reloj aún más limpia para aplicaciones de RF y convertidores de datos de alto rendimiento. (Fuente de la imagen: Analog Devices, Inc.)

Las tres variantes utilizan una arquitectura de divisor de salida. Los divisores ADF4382 y ADF4383 admiten relaciones de división de 1, 2, 4, 8 y 16. El ADF4382A incorpora divisores de salida de división por 2 y división por 4 que generan frecuencias en dos subrangos específicos, respectivamente de 5.75 GHz a 10.5 GHz y de 2.875 GHz a 5.25 GHz.

Esta arquitectura permite a los diseñadores traducir la alta frecuencia fundamental de VCO de cada componente a una frecuencia de reloj u oscilador local adecuada para requisitos de diseño específicos. Dado que el divisor de salida se sitúa dentro del bucle de realimentación PLL, la salida puede alinearse automáticamente con el flanco de referencia de entrada, lo que simplifica considerablemente la sincronización multi-chip.

Resolución de problemas de hardware con software

El retardo programable de la referencia a la salida de la familia ADF4382 con una resolución de subpicosegundos significa que las relaciones de temporización entre los dispositivos se pueden marcar a través del software en lugar de depender totalmente de la disposición precisa de la placa. Así, un problema de hardware históricamente difícil se convierte en un problema programable manejable.

Cuando se utiliza la calibración rápida, la tabla de consulta debe regenerarse si la temperatura de funcionamiento se desvía más de ±20 °C de la temperatura a la que se creó. Para los diseños que combinan un funcionamiento a amplias temperaturas con cambios rápidos de frecuencia, como las aplicaciones de automoción o industriales en exteriores, esto se convierte en una simple consideración de firmware más que en una limitación fundamental.

Para un diseñador de productos, el proceso de selección es sencillo. Identifique la frecuencia de salida objetivo, compruebe qué gama de variantes la cubre limpiamente sin necesidad de multiplicaciones o divisiones externas y seleccione en consecuencia. En la mayoría de los casos, los divisores de salida internos del dispositivo se encargarán de la traducción desde la frecuencia fundamental del VCO hasta cualquier frecuencia de reloj u oscilador local que necesite el diseño específico. Sea cual sea la variante que se adapte a la aplicación, la arquitectura de rendimiento subyacente es la misma: la misma cifra de mérito, la misma capacidad de calibración rápida y las mismas ventajas de integración.

Conclusión

Al reducir el tiempo de conmutación de frecuencias, los PLL fraccionales-N ADF4382, ADF4382A y ADF4383 de ADI tienen como objetivo hacer que los diseños con salto de frecuencia sean más rápidos, con mayor capacidad de respuesta y más eficientes sin añadir riesgos de temporización. Si los requisitos cambian, los diseños se trasladan limpiamente de una variante a otra gracias a su arquitectura compartida.